Clock recovery circuit



【課題】 過剰な位相雑音が検出されたとしても、同期外れを起しにくいクロックリカバリ回路を提供する。 【解決手段】 位相比較回路と、フィルタと、電圧制御型発振回路とを有するPLL回路を有するクロックリカバリ回路において、入力されるデータ信号に含まれるパターンを用いて、データ信号と前記電圧制御型発振回路から出力されるクロック信号との±πを超える位相差を検出し、その位相差に応じた信号を発生させる信号発生回路と、その信号を前記位相比較回路からの出力信号に加算する回路とを備える。 【選択図】図12
<P>PROBLEM TO BE SOLVED: To provide a clock recovery circuit which does not easily cause out-of-synchronism even when excessive phase noise is detected. <P>SOLUTION: The clock recovery circuit having a PLL circuit comprising a phase comparator circuit, a filter and a voltage controlled oscillation circuit is provided with: a signal generation circuit for detecting a phase difference exceeding ±π between data signals and clock signals outputted from the voltage controlled oscillation circuit by using a pattern included in inputted data signals and for generating signals corresponding to the phase difference; and a circuit for adding the signals to output signals from the phase comparator circuit. <P>COPYRIGHT: (C)2008,JPO&INPIT




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    JP-H0865156-AMarch 08, 1996Toshiba Corp, 株式会社東芝Phase locked oscillator

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